Hardware-beschleunigte Auswertung von Filterausdrücken auf FPGAs

- Bachelorarbeit -


Beschreibung:
Die digitale Revolution der letzten Jahrzehnte führte zu einem stetigen Bedarf an Leistungssteigerung der involvierten Systeme. Neben der Steigerung der Integrationsdichte und Konstruktion von Multicore-Systemen hat sich spezialisierte Hardware (GPU, NIC) zur effizienten Aufgabenlösung etabliert.

FPGAs (Field Programmable Gate Array) verfolgen ebenfalls den Ansatz der problemorientierten Hardware, mit dem Vorteil, dass die Funktion je nach Anforderung ("in the field") angepasst werden kann. Zusätzlich bieten FPGAs die Möglichkeiten einer hochgradig parallelen Arbeitsweise. Speziell für Probleme, in denen gleichartige Aufgaben auf sehr großen Datenmengen ausgeführt werden, ist der FPGA prädestiniert.

Ein Beispiel für rapide wachsende Datenmengen stellt das Semantic Web dar. Neben verschiedenen Optimierungsansätzen softwareseitig, erscheint auch die Beschleunigung durch spezialisierte Hardware sinnvoll, um Anfragen effizient beantworten zu können. Ein Operator diese Anfragen ist der Filter-Operator.

In dieser Arbeit sollen verschiedene Ansätze (parallel/pipelined/hybrid) dieses Filter-Operators für einen FPGA implementiert und evaluiert werden. 
Die abschließende Evaluation soll zum einen einen Performance-Vergleich mit einer vergleichbaren Softwarelösung,
als auch die Skalierbarkeit der verschiedenen Ansätze betrachten.

Anforderungen/Kenntnisse:
- Datenbanksysteme
- ggf. VHDL, andernfalls können sich Kenntnisse in der Einarbeitungszeit angeeignet werden

Bearbeitung:
Mattes Rhein

Ergebnis:
Die Ausarbeitung kann im Institut für Informationssysteme angefordert werden.

Betreuung:
Dipl. Inf. Stefan Werner
Institut für Informationssysteme
Ratzeburger Allee 160 (Gebäude 64 - 2. OG)
23562 Lübeck
Telefon: 0451 / 500 5704